Wiederholte Berechnung hochdimensionaler linearer Operationen wird mittels multiplikativer Matrixzerlegung vereinfacht.
Hierfür werden Codebuch-Matrix Konzepte der Kanalkodierung angewandt.
Für jede Matrixzerlegung gilt, dass ein Matrixfaktor als Codebuch und der andere Faktor als Zeiger in das Codebuch interpretiert werden kann.
Diese Zeiger können in rekonfigurierbaren Hardwarearchitekturen effizient mittels Verkabelung implementiert werden, was multiplikationslose Berechnung von Matrix-Vektor-Produkten ermöglicht.
Der Fehler der Zerlegung sinkt exponentiell mit der Anzahl an Berechnungen, ähnlich wie bei vergleichbaren State-of-the-Art Algorithmen.
Im Kontrast der Menge jener Algorithmen, die praktisch umsetzbar sind, ist der Exponent nicht konstant, sondern steigt mit der Dimension der approximierten linearen Funktion.

Mit Hilfe der Berechnungskodierungs-Matrix-Zerlege-Algorithmen können sehr feingranulare Einschränkungen an die Matrixfaktoren gestellt werden.
Somit wird das Design hocheffizienter Architekturen ermöglicht, welche i) keine teuren Multiplizierer brauchen, ii) minimalen Taktschlupf aufweisen, und iii) an die Eigenschaften der zugrundeliegenden Technologie angepasst werden können.
Mittels rekonfigurierbarer Hardware wird die theoretische niedrigere Berechnungskomplexität der Matrixzerlegung auf praktische geringere Ressourcenanforderungen und Datenflussarchitekturen mit maximalem Durchsatz übertragen.

Ziel dieses Forschungsprojektes ist die Etablierung des Forschungsfeldes der Berechnungskodierungsmethoden und der Exploration und Analyse effizienter Abbildungen von Implementierungen der Zerlegungen auf rekonfigurierbarer Logik und applikationsspezifischen integrierten Schaltkreisen. In diesem Rahmen werden Methoden der Hardwarebeschreibungsgenerierung und Designraum-Durchsuchung untersucht. Auf diese Art wird erörtert, wie gut sich Matrixzerlegungen zur Berechnung linearer Operationen in Hardware eignen und welche algorithmischen und hardwaredesignspezifischen Parameter im jeweiligen Fall zu optimalen Ergebnissen führen.

01.09.2023 - 30.06.2025

Alexander Lehnert, Hans Rosenberger, Ralf Müller, Marc Reichenbach:
More Efficient CMMs on FPGAs: Instantiated Ternary Adders for Computation Coding
In Procceedings of the 19th International Symposium on Applied Reconfigurable Computing (ARC 2023), pp. 275-289, DOI: 10.1007/978-3-031-42921-7, Cottbus, Deutschland, September 2023

Alexander Lehnert, Philipp Holzinger, Simon Pfenning, Ralf Müller, Marc Reichenbach:
Most Resource Efficient Matrix Vector Multiplication on FPGAs
In Journal IEEE Access, Vol.11, pp. 3881--3898, DOI: 10.1109/ACCESS.2023.3234622, Januar 2023